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智原推出减少90%漏电量的低漏电内存方案
chinacir.com.cn   2009年7月22日      文字大小:[ ]  收藏本页
      智原科技(Faraday Technology)发表适用于联电90纳米制程的低漏电内存解决方案。相较于一般内存,智原的方案不但最高可降低90%以上的漏电率,更得以让客户的芯片面积有效的缩小到更理想的范围。

      智原推出的低漏电内存除了在待机模式可减少25%的功率漏损,并透过在单元数组(Cell array)和外围(peripheral)配置两组嵌入式HVT功率选通MOS的设计,让芯片得以在保留(retention)与休眠(sleep)模式下,分别可降低50%及99%的功率漏损。而由于新增的HVT功率MOS是填充在内存的空隙中,所以对于芯片面积没有造成任何的影响(penalty)。 

     智原科技IP研发处长陈治弘表示:「这款性能优异的内存不但作业容易,可缩短客户学习时间,并降低客户的系统转换风险。继90纳米低漏电内存之后,55纳米版本预计在2009年第四季推出。」

     智原低漏电内存所新增的保留和休眠两项模式,以简易易懂的真值表呈现,作业容易,让客户在切换模式时,只需考虑3种时脉限制(保留/休眠的保持时间、输出归零所需时间,以及电源恢复所需时间),降低作业风险。此外,除了Port model,亦提供客户自订ring layer的Ring model及Ringless model,让客户得以区隔其产品特性。

      同时,为了确保供电的稳定性,这款内存亦具备均衡电流、防制在激活瞬间电流突增的机制等。智原的低漏电内存已通过完整的硅验证,并开始供应给IC设计公司、晶圆厂、系统厂及IDM等客户。

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